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基于數(shù)字移相的高精度脈寬測量系統(tǒng)及其FPGA實現(xiàn)
摘要：采用XILINX公司的SpartanII系列FPGA芯片設(shè)計了一種基于數(shù)字移相技術(shù)的高精度脈寬測量系統(tǒng)，同時給出了系統(tǒng)的仿真結(jié)果和精度分析。與通常的脈沖計數(shù)法相比，該系統(tǒng)的最大測量誤差減小到原來的34.2％。在測量與儀器儀表領(lǐng)域，經(jīng)常需要對數(shù)字信號的脈沖寬度進(jìn)行測量。這種測量通常采用脈沖計數(shù)法，即在待測信號的高電平或低電平用一高頻時鐘脈沖進(jìn)行計數(shù)，
然后根據(jù)脈沖的個數(shù)計算待測信號寬度，如圖１所示。待測信號相對于計數(shù)時鐘通常是獨立的，其上升、下降沿不可能正好落在時鐘的邊沿上，因此該法的最大測量誤差為一個時鐘周期。例如采用８０ＭＨｚ的高頻時鐘，最大誤差為１２.５ｎｓ。
提高脈沖計數(shù)法的精度通常有兩個思路：提高計數(shù)時鐘頻率和使用時幅轉(zhuǎn)換技術(shù)。時鐘頻率越高，測量誤差越小，但是頻率越高對芯片的性能要求也越高。例如要求１ｎｓ的測量誤差時，時鐘頻率就需要提高到１ＧＨｚ，此時一般計數(shù)器芯片很難正常工作，同時也會帶來電路板的布線、材料選擇、加工等諸多問題。時幅轉(zhuǎn)換技術(shù)雖然對時鐘頻率不要求，但由于采用模擬電路，在待測信號頻率比較高的情況下容易受噪聲干擾，而且當(dāng)要求連續(xù)測量信號的脈寬時，電路反應(yīng)的快速性方面就存在一定問題。
區(qū)別于以上兩種方法，本文提出另一種利用數(shù)字移相技術(shù)提高脈寬測量精度的思路并使用ＦＰＧＡ芯片實現(xiàn)測試系統(tǒng)。
１ 測量原理
所謂移相是指對于兩路同頻信號，以其中一路為參考信號，另一路相對于該參考信號做超前或滯后的移動形成相位差。數(shù)字移相通常采用延時方法，以延時的長短來決定兩數(shù)字信號間的相位差，本文提出的測量原理正是基于數(shù)字移相技術(shù)。如圖２所示，原始計數(shù)時鐘信號ＣＬＫ０通過移相后得到ＣＬＫ９０、ＣＬＫ１８０、ＣＬＫ２７０，相位依次相差９０°，用這四路時鐘信號同時驅(qū)動四個相同的計數(shù)器對待測信號進(jìn)行計數(shù)。設(shè)時鐘頻率為ｆ，周期為Ｔ，四個計數(shù)器的計數(shù)個數(shù)分別為ｍ１、ｍ２、ｍ３和ｍ４，則最后脈寬測量值為：
ｗ＝[(m1 m2 m3 m4)/4]×Ｔ （１）
可以看到，這種方法實際等效于將原始計數(shù)時鐘四倍頻，以４ｆ的時鐘頻率對待測信號進(jìn)行計數(shù)測量，從而將測量精度提高到原來的４倍。例如原始計數(shù)時鐘為８０ＭＨｚ時，系統(tǒng)的等效計數(shù)頻率則為３２０ＭＨｚ，如果不考慮各路計數(shù)時鐘間的相對延遲時間誤差，其測量的最大誤差將降為原來的四分之一，僅為３．１２５ｎｓ。同時，該法保證了整個電路的最大工作頻率仍為ｆ，避免了時鐘頻率提高帶來的一系列問題。
２ 系統(tǒng)實現(xiàn)
系統(tǒng)實現(xiàn)的最關(guān)鍵部分是保證送入各計數(shù)器的時鐘相對延遲精度，即要保證計數(shù)時鐘之間的相位差。由于通常原始時鐘頻率已經(jīng)相對較高（通常接近１００ＭＨｚ），周期在１０～２０ｎｓ之間，因此對時鐘的延遲時間只有幾ｎｓ，使用普通的延遲線芯片無法達(dá)到精度要求;同時為了避免電路板內(nèi)芯片間傳送延遲的影響，保證測試系統(tǒng)的精度、穩(wěn)定性和柔性。本文采用現(xiàn)場可編程門陣列(ＦＰＧＡ)來實現(xiàn)所提出的測量方法。系統(tǒng)結(jié)構(gòu)如圖３所示。晶振產(chǎn)生原始輸入時鐘，通過移相計數(shù)模塊后得到脈寬的測量值，測量結(jié)果送入ＦＩＦＯ緩存中，以加快數(shù)據(jù)處理速度，最后通過ＰＣＩ總線完成與計算機(jī)的數(shù)據(jù)傳輸。邏輯控制用來協(xié)調(diào)各模塊間的時序，保證系統(tǒng)的正常運(yùn)行。為提高測試系統(tǒng)的靈活性和方便性，系統(tǒng)建立了內(nèi)部寄存器，通過軟件修改寄存器的值可以控制測試系統(tǒng)的啟動停止，選擇測量高電平或低電平等。移相計數(shù)模塊、ＦＩＦＯ緩沖以及邏輯控制均在ＦＰＧＡ芯片內(nèi)實現(xiàn)，芯片使用ＸＩＬＩＮＸ公司的ＳｐａｒｔａｎＩＩ系列。
ＳｐａｒｔａｎＩＩ系列是一款高性能、低價位的ＦＰＧＡ芯片，其最高運(yùn)行頻率為２００ＭＨｚ，這里選用其中的ＸＣ２Ｓ１５－６（－６為速度等級）。芯片提供了四個高精度片內(nèi)數(shù)字延遲鎖定環(huán)路（Ｄｅｌａｙ－Ｌｏｃｋｅｄ Ｌｏｏｐ，即ＤＬＬ），可以保證芯片內(nèi)時鐘信號的零傳送延遲和低的時鐘歪斜（Ｃｌｏｃｋ Ｓｋｅｗ）；同時可以方便地實現(xiàn)對時鐘信號的常用控制，如移相、倍頻、分頻等。在ＨＤＬ程序設(shè)計中，可以使用符號ＣＬＫＤＬＬ調(diào)用片內(nèi)ＤＬＬ結(jié)構(gòu)，其管腳圖如圖４所示。主要管腳說明如下：
ＣＬＫＩＮ：時鐘源輸入，其頻率范圍為２５～１００ＭＨｚ。
ＣＬＫＦＢ：反饋或參考時鐘信號，只能從ＣＬＫ０或ＣＬＫ２Ｘ反饋輸入。
ＣＬＫ?眼０｜９０｜１８０｜２７０?演：時鐘輸出，與輸入時鐘同頻，但相位依次相差９０°。其內(nèi)部定義了屬性ＤＵＴＹ＿ＣＹＣＬＥ＿ＣＯＲＲＥＣＴＩＯＮ，可以用來調(diào)整時鐘的占空比，值為ＦＡＬＳＥ時，輸出時鐘占空比和輸入時鐘一致，值為ＴＲＵＥ時將占空比調(diào)整為５０％。
ＣＬＫ２Ｘ：時鐘源倍頻輸出，且占空比自動調(diào)整為５０％。
ＣＬＫＤＶ：時鐘源分頻輸出，由屬性 ＣＬＫＤＶ＿ＤＩＶＩＤＥ控制Ｎ分頻，Ｎ可以為１．５、２、２．５、３、４、５、８或１６。
ＬＯＣＫＥＤ：該信號為低電平時，
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