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一種新型多DSP并行處理結構
摘要：提出了一種由6片ADSP-21161構成的新型的多DSP并行處理結構，它具有運算能力強、I/O帶寬寬、通信手段多樣、能靈活地改變拓撲結構、可擴展性和通用性強等特點，并且以此并行計算結構為核心設計實現了通用高速實時雷達信號處理系統。傳統的雷達信號處理系統的設計是根據具體的需求確定算法流程以及硬件結構的。這導致了系統升級的困難加大。當信號處理的內容改變、要求處理的數據量加大、改進處理算法時，必須對整個系統進行重新設計。
利用軟件無線電的原理，可以構建通用的硬件平臺，輔之以必要的軟件系統，能實現各種信號處理功能。
本結構采用高速浮點DSP（ADSP-21161N）。ADSP-21161集成了一個性能優良的浮點DSP核和豐富的在片功能，并且提供了實用可靠的多處理器互聯及并行處理的方式。以六片ADSP-21161N構成的多處理器結構具有強大的處理能力，可以完成各種高速實時信號處理功能。
實時信號處理要求巨大的計算量與超高速的計算速度，而現在的單片DSP很難滿足要求，因此必須采用合理的多DSP并行計算結構。雷達信號處理的特點要求處理結點具有大的I/O帶寬，以實現高數據吞吐能力，通用的系統還必須支持多種算法，因此應能根據不同并行算法的要求靈活地改變多DSP并行計算的拓撲結構，并提供方便多樣的相互通信手段。
圖1
1 ADSP-21161N芯片簡介
ADSP-21161N是美國ADI公司近斯推出的功能強大的32bit浮點DSP芯片，采用超級哈佛結構，擁有多條內部總線、高速運算單元、大容量存儲器、靈活多樣的外部接口。它的核心工作頻率可達100MHz，外部總線工作頻率可達50MHz。由于其內部包括兩組處理單元，每組又運用三級流水線結構進行處理，故而運算處理速度可達達到600MIPS，以此來實現DSP的低工作頻率、高處理能力的功能可以降低功耗。
大容量內部雙端口SRAM，容量可達到1Mbit，分成兩個存儲區，一個周期可同時完成指令代碼及操作數的存取，并可任意設置成16位、32位或48位字寬，給不同的應用帶一籽方便。
主機（HOST）與多處理器接口無需外部電路，依靠片內總線仲裁邏輯和DMA控制器的支持，能夠方便地構成緊耦合的共享總線/共享存儲器的并行系統。在片的SDRAM控制器，可直接管理SDRAM，多DSP之間可以很好地協調共同使用SDRAM，從而構成一個一體化的處理系統。
兩套雙向高速LINK數據傳輸，每套LINK口受獨立的DMA控制 器、發送/接收數據FIFO的支持，可進行最高達100MB/s的高速數據傳，大大提高了并行處理能力，可借以構成松耦合的分布式并行系統。
另外，還有SPI接口、可編程I/O管腳（FLAG）以及同步串口等通信端口。
2 多處理器系統基本結構
在多處理器系統中，處理器節點之間的通信通常使用兩種方案：一種方案是使用專門的點對點通信信道；另一種方案是節點之間通過個共享的全局存儲器和一條并行總線進行通信。這兩種解決方案則構造了兩種多DSP結構，即數據流式結構和簇式結構。
2.1 數據流工多處理器結構
數據流式多處理器結構應用ADSP-21161N的鏈路口進行點對點通信。系統的算法可以分解成多個部分，分別由多個處理器節點執行，并將數據按順序放到由處理器節點構成的“流水線”上。這樣的系統結構特別適合于對計算帶寬要求高、靈活性要求低的應用。但作業一個通用的處理平臺，必須做到靈活性強，因此本文所介紹的系統并沒有應用數據流式結構，而是簇式結構。
2.2 族式多處理器結構
族式多處理器結構適合于需要一定靈活性的應用，特別是當一個系統必須我種不同任務，而其呈些可有需要并發運行的情況。簇式多處理器結構如1所示。
ADSP-21161N的內部存儲器是針對滿足多處理器系統I/O的需要設計的，片內的雙口RAM允許在處理器核進行雙數據訪問的同時進行全速的處理器間傳送，而不需要從處理器核竊取周期使處理器保持完整的100MIPS、600MFLOPS的性能。通過軟件的設計，6片ADSP-21261N組成的一個統一的族式多處理器系統，可以將多處理器配置成數字并行或者是控制并行系統。由于各處理器節點內核之間不相互制約，這樣一個系統可以達到3600MFLOPS的運算速度，對于通常的信號處理工作完全可以做到實時處理。
簇內存在一個瓶頸，這是因為在每個周期里只有兩個處理器可以通過共享的總線進行通信，其它的處理器則被阻塞，直到總線被釋放為止。由于ADSP-21161N也可以在一個族中進行點對點的鏈路口傳送，該瓶頸很容易被消除。通過普通總線可以動態的建立和激活處理器間的數據鏈接。由于ADSP-21161N僅有兩個鏈接口，各處理器間只能兩兩相連構成一條鏈路，不相鄰的兩個處理器節點之間的通信則要通過中間節點給予支持。但由于ADSP-21161N的鏈路口數據傳輸速率為100MB/s，而且傳輸字寬為8bit，基本可以消除此瓶頸的影響。
2.3 多處理器總線仲裁
多個ADSP-21161N可以共享外部總線，而不需要另外的仲裁電路。總線仲裁是通過使用BR1-BR6、HBR和HBG等信號完成的。BR1-BR6在多個ADSP-21161N之間進行仲裁，HBR和HBG完成ADSP-21161N主處理器和主機處理器之間的部控制權傳遞。總線仲裁可以采用跑步 同的優先權機制解決總線請求的競爭：固定優先權和循環優先權。RPBA管腳決定使用哪種優先權機制。當RPBA為高電平時選擇循環優當RPBA為低電平野外選擇固定優先。由于循環優先機制控制比較復雜，因此一般可和固定優先機制，經過實驗檢驗，固定優先機制很容易用，而且效果不錯。在固定優先機制中，參與競爭總線的ADSP-21161N中，ID號最小的ADSP-21161N將成為主處理器，從而可以將先級羅高的處理工作放在ID號較小的處理器中。在軟件優先權控制上則需要較少的運算開銷。
多處理器系統中各ADSP-21161N之間的BR1-BR6要連在一起，用到的BRx線的數量等于系統中ADSP-21161N的數量。每個處理器驅動
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