IC設計基礎電子招聘筆試題

時間：2020-10-28 19:22:27 筆試題目我要投稿

IC設計基礎電子招聘筆試題

　　1、我們公司的產品是集成電路，請描述一下你對集成電路的認識，列舉一些與集成電路相關的內容(如講清楚模擬、數字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念)。(仕蘭微面試題目)

IC設計基礎電子招聘筆試題

　　2、FPGA和ASIC的概念，他們的區別。(未知)

　　答案：FPGA是可編程ASIC。

　　ASIC:專用集成電路，它是面向專門用途的電路，專門為一個用戶設計和制造的。根據一個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設計開發周期短、設計制造成本低、開發工具先進、標準產品無需測試、質量穩定以及可實時在線檢驗等優點

　　3、什么叫做OTP片、掩膜片，兩者的區別何在?(仕蘭微面試題目)

　　4、你知道的'集成電路設計的表達方式有哪幾種?(仕蘭微面試題目)

　　5、描述你對集成電路設計流程的認識。(仕蘭微面試題目)

　　6、簡述FPGA等可編程邏輯器件設計流程。(仕蘭微面試題目)

　　7、IC設計前端到后端的流程和eda工具。(未知)

　　8、從RTL synthesis到tape out之間的設計flow,并列出其中各步使用的tool.(未知)

　　9、Asic的design flow。(威盛VIA 2003.11.06 上海筆試試題)

　　10、寫出asic前期設計的流程和相應的工具。(威盛)

　　11、集成電路前段設計流程，寫出相關的工具。(揚智電子筆試)

　　先介紹下IC開發流程：

　　1.)代碼輸入(design input)

　　用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼語言輸入工具：SUMMIT VISUALHDL　MENTOR RENIOR

　　圖形輸入: composer(cadence);viewlogic (viewdraw)

　　2.)電路仿真(circuit simulation)

　　將vhd代碼進行先前邏輯仿真，驗證功能描述是否正確

　　數字電路仿真工具：

　　Verolog： CADENCE Verolig-XL

　　SYNOPSYS VCS

　　MENTOR Modle-sim

　　VHDL : CADENCE NC-vhdl

　　SYNOPSYS VSS

　　MENTOR Modle-sim

　　模擬電路仿真工具：

　　AVANTI HSpice pspice，spectre micro microwave: eesoft : hp

　　3.)邏輯綜合(synthesis tools)

　　邏輯綜合工具可以將設計思想vhd代碼轉化成對應一定工藝手段的門級電路;將初級仿真中所沒有考慮的門沿(gates delay)反標到生成的門級網表中,返回電路仿真階段進行再仿真。最終仿真結果生成的網表稱為物理網表。

　　12、請簡述一下設計后端的整個流程?(仕蘭微面試題目)

　　13、是否接觸過自動布局布線?請說出一兩種工具軟件。自動布局布線需要哪些基本元素?(仕蘭微面試題目)

　　14、描述你對集成電路工藝的認識。(仕蘭微面試題目)

　　15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么?(仕蘭微面試題目)

　　16、請描述一下國內的工藝現狀。(仕蘭微面試題目)

　　17、半導體工藝中，摻雜有哪幾種方式?(仕蘭微面試題目)

　　18、描述CMOS電路中閂鎖效應產生的過程及最后的結果?(仕蘭微面試題目)

　　19、解釋latch-up現象和Antenna effect和其預防措施.(未知)

　　20、什么叫Latchup?(科廣試題)

　　21、什么叫窄溝效應? (科廣試題)

　　22、什么是NMOS、PMOS、CMOS?什么是增強型、耗盡型?什么是PNP、NPN?他們有什么差別?(仕蘭微面試題目)

　　23、硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求?(仕蘭微面試題目)

　　24、畫出CMOS晶體管的CROSS-OVER圖(應該是縱剖面圖)，給出所有可能的傳輸特性和轉移特性。(Infineon筆試試題)

　　25、以interver為例,寫出N阱CMOS的process流程,并畫出剖面圖。(科廣試題)

　　26、Please explain how we describe the resistance in semiconductor. Compare the resistance of a metal,poly and diffusion in tranditional CMOS process.(威盛筆試題circuit design-beijing-03.11.09)

　　27、說明mos一半工作在什么區。(凹凸的題目和面試)

　　28、畫p-bulk 的nmos截面圖。(凹凸的題目和面試)

　　29、寫schematic note(?)，越多越好。(凹凸的題目和面試)

　　30、寄生效應在ic設計中怎樣加以克服和利用。(未知)

　　31、太底層的MOS管物理特性感覺一般不大會作為筆試面試題，因為全是微電子物理，公式推導太羅索，除非面試出題的是個老學究。IC設計的話需要熟悉的軟件: Cadence,

　　Synopsys, Avant，UNIX當然也要大概會操作。

　　32、unix 命令cp -r, rm,uname。(揚智電子筆試)

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